¿Anular "Forward reference" en Verilog?
¿Anular "Forward reference" en Verilog?
Esto va principalmente para @McLeod. En RetroPíxel mencionó una directiva de Verilog para desactivar "forward reference"... ¿puedes recordármela? No consigo encontrarla. Gracias.
- mcleod_ideafix
- Mensajes: 831
- Registrado: 27 Sep 2015, 00:14
- Ubicación: Jerez de la Frontera
- Contactar:
Re: ¿Anular "Forward reference" en Verilog?
Si te refieres a anular el que Verilog infiera automáticamente un "wire" para las señales que no han sido definidas previamente, la directiva esjotego escribió:Esto va principalmente para @McLeod. En RetroPíxel mencionó una directiva de Verilog para desactivar "forward reference"... ¿puedes recordármela? No consigo encontrarla. Gracias.
Código: Seleccionar todo
`default_nettype none
Ten en cuenta que esta directiva afecta a otras cosas, como por ejemplo, que en la definición de los módulos, ya no basta con poner cosas como:
Código: Seleccionar todo
input clk
output [7:0] data
Código: Seleccionar todo
input wire clk
output wire [7:0] data
http://www.zxuno.com
ZX-Uno · Clon de ordenador ZX Spectrum basado en FPGA
ZX-Uno · Clon de ordenador ZX Spectrum basado en FPGA
Re: ¿Anular "Forward reference" en Verilog?
¡Eso explica por qué una vez el sintetizador me pedía poner wire en los puertos! ¡Realmente me volví loco ese día!
Gracias
Gracias